FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的底子上进一步开展的产品。它是作为公用集成电路（ASIC）范畴中的一种半定制电路而呈现的，既办理了定制电路的不敷，又克制了原有可编程器件门电路数有限的缺陷。
【FPGA事情原理】
FPGA接纳了逻辑单位阵列LCA（Logic Cell Array）如许一个新观点，外部包罗可设置装备摆设逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和外部连线（Interconnect）三个局部。FPGA的根本特点次要有：
1）接纳FPGA设计ASIC电路，用户不必要投片消费，就能失掉适用的芯片。
2）FPGA可做别的全定制或半定制ASIC电路的中试样片。
3）FPGA外部有丰厚的触发器和I／O引脚。
4）FPGA是ASIC电路中设计周期最短、开辟用度最低、危害最小的器件之一。
5) FPGA接纳高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量体系进步体系集成度、牢靠性的最佳选择之一。
FPGA是由寄存在片内RAM中的步伐来设置其事情形态的，因而，事情时必要对片内的RAM举行编程。用户可以依据差别的设置装备摆设形式，接纳差别的编程方法。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，设置装备摆设完成后，FPGA进入事情形态。失电后，FPGA规复成白片，外部逻辑干系消散，因而，FPGA可以重复利用。FPGA的编程无须公用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当必要修正FPGA功效时，只需换一片EPROM即可。如许，统一片FPGA，差别的编程数据，可以发生差别的电路功效。因而，FPGA的利用十分机动。
【FPGA设置装备摆设形式】
FPGA有多种设置装备摆设形式：并行主形式为一片FPGA加一片EPROM的方法；主从形式可以支持一片PROM编程多片FPGA；串行形式可以接纳串行PROM编程FPGA；外设形式可以将FPGA作为微处置器的外设，由微处置器对其编程。
怎样完成疾速的时序收敛、低落功耗和本钱、优化时钟办理并低落FPGA与PCB并行设计的庞大性等题目，不停是接纳FPGA的体系设计工程师必要思索的要害题目。现在，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的偏向开展，体系设计工程师在从这些优秀功能获益的同时，不得不面临由于FPGA亘古未有[gèn gǔ wèi yǒu]的功能和才能程度而带来的新的设计应战。
比方，抢先FPGA厂商Xilinx近来推出的Virtex-5系列接纳65nm工艺，可提供高达33万个逻辑单位、1,200个I/O和少量硬IP块。超大容量和密度使庞大的布线变得愈加不行展望，由此带来更严峻的时序收敛题目。别的，针对差别使用而集成的更少数量的逻辑功效、DSP、嵌入式处置和接口模块，也让时钟办理和电压分派题目变得愈加难。
侥幸地是，FPGA厂商、EDA东西供给商正在共同努力[gòng tóng nǔ lì]办理65nm FPGA共同的设计应战。不久曩昔，Synplicity与Xilinx宣布建立超大容量时序收敛团结事情小组，旨在最大水平协助地体系设计工程师以更快、更高效的方法使用65nm FPGA器件。设计软件供给商Magma推出的综合东西Blast FPGA能协助创建优化的结构，加速时序的收敛。
近来FPGA的设置装备摆设方法曾经多元化！
【FPGA次要消费厂商介绍】
1、Altera
2、Xilinx
3、Actel
4、Lattice
此中Altera和Xilinx次要消费一样平常用处FPGA，其次要产品接纳RAM工艺。Actel次要提供非易失性FPGA，产品次要基于反熔丝工艺和FLASH工艺。
【FPGA设计的留意事变】
不论你是一名逻辑设计师、硬件工程师或体系工程师，甚或拥有一切这些头衔，只需你在任何一种高速和多协议的庞大体系中利用了FPGA，你就很大概必要高兴办理好器件设置装备摆设、电源办理、IP集成、信号完备性和其他的一些要害设计题目。不外，你不用单独面临这些应战，由于在以后业内抢先的FPGA公司里事情的使用工程师天天都市面临这些题目，并且他们曾经提出了一些将令你的设计事情变得更轻松的设计引导准绳息争决方案。
I/O信号分派
可提供最多的多功效引脚、I/O尺度、端接方案和差分对的FPGA在信号分派方面也具有最庞大的设计引导准绳。只管Altera的FPGA器件没有设计引导准绳(由于它完成起来比力容易)，但赛灵思的FPGA设计引导准绳却很庞大。但不论是哪一种状况，在为I/O引脚分派信号时，都有一些必要记住的配合步调：
1. 利用一个电子数据表列出一切方案的信号分派，以及它们的紧张属性，比方I/O尺度、电压、必要的端接办法和相干的时钟。
2. 反省制造商的块/地区兼容性原则。
3. 思索利用第二个电子数据表制定FPGA的结构，以确定哪些管脚是通用的、哪些是公用的、哪些支持差分信号对和全局及部分时钟、哪些必要参考电压。
4. 使用以上两个电子数据表的信息和地区兼容性原则，先分派受限定水平最大的信号到引脚上，最初分派受限定最小的。比方，你大概必要先分派串行总线和时钟信号，由于它们通常只分派到一些特定引脚。
5. 依照受限定水平重新分派信号总线。在这个阶段，大概必要细心衡量同时开关输入(SSO)和不兼容I/O尺度等设计题目，尤其是当你具有许多个高速输入或利用了好几个差别的I/O尺度时。假如你的设计必要部分/地区时钟，你将大概必要利用高速总线左近的管脚，最好提早记着这个要求，以免最初无法为其布置最符合的引脚。假如某个特定块所选择的I/O尺度必要参考电压信号，记着先不要分派这些引脚。差分信号的分派一直要先于单端信号。假如某个FPGA提供了片内端接，那么它也大概实用于其他兼容性规矩。
6. 在符合的地方分派剩余的信号。
在这个阶段，思索写一个只包括端口分派的HDL文件。然后经过利用供给商提供的东西或利用一个文本编辑器手动创立一个限定文件，为I/O尺度和SSO等增长须要的支持信息。预备好这些根本文件后，你可以运转结构布线东西来确认能否无视了一些原则大概做了一个错误的分派。
这将使你在设计的初始阶段就和结构工程师一同事情，配合计划PCB的走线、冗余计划、散热题目和信号完备性。FPGA东西大概可以在这些方面提供协助，并帮忙你办理这些题目，因而你必需确保理解你的东西包的功效。
你征询一位结构专家的工夫越晚，你就越有大概必要行止理一些庞大的题目和设计重复，而这些大概可以经过一些后期剖析加以制止。一旦你完成了得意的信号分派，你就要用限定文件锁定它们。
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基于CMOS的设计次要斲丧三类切率：外部的（短路）、泄电的（静态的）以及开关的（电容）。当门电路瞬变时，VDD与地之间短路毗连斲丧外部功率。泄电功耗是CMOS工艺广泛存在的寄失效应惹起的。而开关功耗则是自傲载电容,放电形成的。开关功耗与短路功耗合在一同称为静态功耗。上面介绍低落静态功耗和静态功耗的设计本领。
低落静态功耗
固然静态电流与静态电流相比可以疏忽不计，但是对电池供电的手持设置装备摆设就显得非常紧张，在设置装备摆设通电而不事情时更是云云。静态电流的要素浩繁，包罗处于没有完全关断或接通的形态下的I/O以及外部晶体管的事情电流、外部连线的电阻、输出与三态电驱动器上的拉或下拉电阻。在易失性技能中，坚持编程信息也需肯定的静态功率。抗熔断是一种非易失性技能，因而信息存储不用耗静态电流。
上面介绍几种低落静态功耗的设计办法：
◇驱动输出应有充实的电压电平，因此一切晶体管都是完全通导或封闭的。
◇由于I/O线上的上拉或下拉电阻要斲丧肯定的电流，因而只管即便制止利用这些电阻。
◇罕用驱动电阻或双极晶体管，这些器件需维持一个恒定电流，从而增长了静态电流。
◇将时钟引脚按参数表保举条件毗连至低电平。悬空的时钟输出会大大增长静态电流。
◇在将设方案分为多个器件时，增加器件间I/O的利用。
eX器件LP方法引脚的利用
Actel eX系列设计了特别的低功率“休眠”形式。在该引脚驱动至高电平800ns后，器件进入极低功率待机形式，待机电流小于100μA。在低功率形式下，一切I/O（除时钟输出外）都处于三态，而内核所有断电。由于内核被断电，触发器中存储的信息会丧失，在进入事情形式（在引脚驱动至低平200ms后）时，用户需再次对器件初始化。异样，用户也应封闭一切经过CLKA、CLKB以及HCLK输出的时钟。但是这些时钟并不处于三态，时钟就可进入器件，从而增长功耗，因而在低功率形式下，时钟输出必需处于逻辑0或逻辑1。
偶然用户很难制止时钟进入器件。在此场所，用户可利用与CLKA或CLKA相邻的正常输出引脚并在设计中加进CLKINT。如许，时钟将经过接近时钟引脚的正常输出进入器件，再经过CLKINT向器件提供时钟资源。
接纳这种输出电路后，由于惯例I/O是三态的，因而用户不用担忧时钟进入器件。固然，增长一级门电路会发生0.6ns的较大时钟延时，幸亏这在少数低功率设计中是可以承受的。留意应将与CLKINT缓冲器相干的CLKA或CLKB引脚接地。
别的还要留意，CLKINT只可用作连线时钟，HCLK并不具有将外部走线网毗连到HCLK的才能，因此HCLK资源不克不及被惯例输出驱动。换句话说，假如利用LP引脚就不克不及利用HCLK；利用HCLK时就应在内部截断时钟信号。
低落静态功耗
静态功耗是在时钟事情且输出正在开关时的功耗。对CMOS电路，静态功耗根本上确定了总功耗。静态功耗包罗几个身分，次要是电容负载充电与放电（外部与I/O）以及短路电流。少数静态功率是外部或内部电容向器件充、放电斲丧的。假如器件驱动多个I/O负载，少量的静态电流组成总功耗的次要局部。
对设计中给定的驱动器，静态功耗由下式盘算
p=CL×V 2 DD×f
式中，CL是电容负载，VDD是电源电压，f则是开关频率。总功耗是每个驱动器功耗之总和。
由于VDD是牢固的，低落外部功耗就要低落均匀逻辑开关频率，增加每个时钟沿处的逻辑开关总数、增加连线网络，分外是高频信号连线网络中的电容值。对低功率设计，必要从体系至工艺的每个设计级别中接纳响应防备步伐，级别越高，结果越好。
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